High Availability (HA) Core
专为电信级设备设计的主备控制板纯硬件冗余同步 IP。
通过高速背板总线直连双口 RAM，将数据镜像机制从 CPU 卸载至纯逻辑层，实现微秒级的心跳感知与无缝接管。
Zero CPU Load
Dual-Port RAM Sync
Anti Split-Brain
Linux Pthreads Safe
破除软件同步的性能瓶颈 (Hardware Mirroring)
TRADITIONAL OS/NETWORK SYNC
Slot 8: CPU High Load
Gigabit Eth (Latency ms+)
Slot 9: CPU Blocking
FPGAplus IP
FPGA ZERO-LOAD MIRRORING
Slot 8 CPU
DP-RAM
FPGA IP
Slot 9 CPU
DP-RAM
FPGA IP
100% Hardware Offload
应用场景 (Target Applications)
- PTN/OTN 核心网元主控板
- 电力自动化无缝冗余网关
- 轨道交通/特种通信数据灾备
架构核心特性
01. 智能脏数据 (Dirty Flag) 扫描
摒弃低效的轮询机制。硬件引擎实时监控双口 RAM，仅当 CPU 写入新数据并拉高标志位时，才触发基于块 (Block) 的增量数据搬移。
02. 硬件级 CRC-32 数据保护
同步通道内置 CRC-32 校验机制。对总线传输中的位反转进行毫秒级甄别，彻底杜绝主板向备板写入错乱数据导致的雪崩效应。
03. 严苛的防脑裂 (Split-Brain)
内置工业级倒换状态机。当发生主备槽位心跳丢失时，硬件优先执行自我隔离，确保控制流的唯一性，随后通过硬中断拉起备板。
04. Pthreads Mutex 锁驱动级融合
提供适配 Linux 的 C/C++ 驱动库接口。内置 GT_PROTECT() 等互斥锁宏定义，完美解决多线程架构下软硬件交互的内存读写撕裂痛点。
顶层接口定义 (Pinout Overview)
TO DUAL-PORT RAM (Local)
- ram_addr[18:0] Out
- ram_data_out[31:0] Out
- ram_data_in[31:0] In
- ram_we / ram_en Out
TO BACKPLANE (Remote Slot)
- ha_tx_p / tx_n SerDes Out
- ha_rx_p / rx_n SerDes In
- heartbeat_tx / rx LVDS
- cpu_switch_irq IRQ Out
逻辑资源占用评估
| Target Architecture | LUTs / LEs | BRAMs / Block RAM | Transceivers |
|---|---|---|---|
| Xilinx Zynq-7000 | ~ 3,200 | 2 (FIFO Buffers) | 1x GTX |
| Xilinx Kintex-7 | ~ 3,100 | 2 (FIFO Buffers) | 1x GTX |
| Gowin (高云) / Anlogic (安路) | ~ 4,500 LCs | 4x EBR | 1x SerDes |
* 数据仅包含核心同步逻辑，不包含外部用户控制总线适配器 (如 AXI4-Lite 封装)。
标准化交付内容
✓ Encrypted Netlist / Source RTL
✓ HA State Machine Diagram
✓ C/C++ Linux Pthreads Sync Lib
✓ Hardware Testbench Environment
✓ Zynq/K7 Reference Design Project