HSR/PRP Redundancy IP Core
符合 IEC 62439-3 标准的零丢包冗余以太网控制器。
集成 HSR (高可用性无缝环网) 与 PRP (并行冗余协议)，硬件实现报文去重与 Cut-through 转发，专为 IEC 61850 变电站与列控系统设计。
Zero Loss
IEC 62439-3
IEEE 1588v2 PTP
DAN & RedBox
支持拓扑 (Topologies)
HSR Ring (Clause 5)
Node 1 发送 -> 双路环行 -> Node 3 汇聚去重
真正的环形拓扑，任意节点/链路故障 0ms 恢复
PRP Parallel Redundancy (Clause 4)
Node 1 发送 -> 双网并行 -> Node 2 汇聚去重
双网独立传输，任意网络故障不丢包
核心特性 (Key Features)
零丢包切换 (Zero Loss)
硬件实现报文复制与去重。当环网断裂或单一链路失效时，无缝切换，数据零丢失。
极低转发时延 (Cut-through)
支持直通转发模式 (Cut-through)，HSR 环内节点转发时延 < 2μs，满足 IEC 61850 实时性要求。
多模式支持
单 IP 可配置为 DANH (HSR终端), DANP (PRP终端) 或 RedBox (冗余盒) 模式。
PTP 时钟同步
内置 IEEE 1588v2 透明时钟 (Transparent Clock)，自动修正驻留时间，支持纳秒级同步。
帧结构修改 (Frame Modification)
我们的 IP 核在硬件中自动处理协议帧的插入与剥离，对上层 CPU 透明。
HSR Frame Format (Inserted after Source MAC):
Dst MAC
6 Bytes
6 Bytes
Src MAC
6 Bytes
6 Bytes
HSR Tag
0x892F
0x892F
Type
Payload
FCS
PRP Frame Format (Appended as Trailer):
Dst MAC
Src MAC
Payload Data
RCT Trailer
6 Bytes
6 Bytes
FCS
内部架构 (Block Diagram)
资源占用 (Resource Utilization)
| FPGA Family | LUTs | Registers | BRAMs | Latency |
|---|---|---|---|---|
| Xilinx Artix-7 | 4,250 | 3,800 | 8 (36Kb) | 156 |
| Xilinx Zynq-7000 | 4,310 | 3,850 | 8 (36Kb) | 150 |
| Xilinx Kintex-7 | 4,100 | 4,100 | 8 (36Kb) | 145 |
| 国微K7 325T | 4,500 | 3,900 | 8 (36Kb) | 160 |
交付件清单 (Deliverables)
✓ Encrypted Netlist (ngc/edif)
✓ SDC Timing Constraints
✓ Verilog RTL Source Code
✓ User Manual (PDF)
✓ Reference Design (Vivado)